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避免閘極過度耦合效應的靜電放電防護電路設計
國立交通大學電子研究所
積體電路及系統整合實驗室
陳穩義,柯明道
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目錄
一 . 前言
二 . 閘極過度耦合效應 (OGDE)
三 . 防止閘極過度耦合效應的靜電放電防護電路設計
四 . 實驗結果
五 . 結語
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一 . 前言
在深次微米半導體製程中 ,由於元件尺寸微縮 ,元件的靜電放電 (Electrostatic
Discharge,ESD) 耐受度相對變差,因此靜電放電防護設計在 IC 設計時即必需
被加入考量 [1] 。通常商用 IC 的靜電放電耐受度必需通過人體放電模式 (Human
Body Model, HBM) 2 kV 與機器放電模式 (Machine Model, MM) 200 V 的測試
[2]。為了能夠承受如此高電壓的靜電放電測試, IC 上的靜電放電防護元件常具
有大元件尺寸的設計。為了盡可能節省晶粒面